디지털 회로
1. 동기 회로와 비동기 회로의 차이점은 무엇인가요? (Shilan Microelectronics)
2. 동기 논리와 비동기 논리란 무엇입니까? (한왕 필기시험)
동기화 논리란 시계 사이에 일정한 인과관계가 있다는 뜻이다. 비동기 논리는 클럭 간에 고정된 인과 관계가 없음을 의미합니다.
3. "유선 AND" 논리란 무엇이며, 이를 구현하기 위한 하드웨어 기능 측면의 구체적인 요구 사항은 무엇입니까? (한왕 필기 테스트)
Line AND 로직은 두 개의 출력 신호를 연결하여 AND를 이루는 기능입니다. 하드웨어적인 측면에서는 OC 게이트를 사용하여 구현해야 하며, OC 게이트를 사용하지 않으면 싱크 전류가 너무 커져 로직 게이트가 소손될 수 있습니다. 동시에 출력 포트에 풀업 저항을 추가해야 합니다.
4. 설정 및 정지 시간은 무엇입니까? (한왕 필기시험)
5. 설정시간과 정지시간의 차이(남산대교)
6. 설정시간과 유지시간의 정의와 시계가 바뀔 때의 변화를 설명하시오. 신호가 지연되었습니다. (알 수 없음)
7. 설정 및 유지 시간 위반에 대해 설명하고, 그림을 그리고 해결책을 설명합니다. (VIA
2003.11.06 상하이 필기 시험 문제)
설정/유지 시간은 입력 신호와 테스트 칩의 클록 신호 사이의 시간 요구 사항입니다. 설정 시간은 플립플롭 클럭 신호의 상승 에지가 도달하기 전에 데이터가 안정되는 시간을 나타냅니다. 입력 신호는 클럭의 상승 에지보다 T 시간 앞서 도착해야 합니다. (상승 에지가 유효한 경우) 이 T는 설정 시간입니다. 설정 시간이 충족되지 않으면 데이터를 입력할 수 없습니다. 이 클록에 의해 플립플롭에 입력되고 다음 클록에서만 데이터가 입력될 수 있습니다. 홀드타임은 플립플롭 클럭 신호의 상승 에지가 도달한 후 데이터가 안정될 때까지의 시간을 의미합니다. 유지 시간이 충분하지 않으면 데이터를 트리거에 입력할 수 없습니다.
설정 시간과 유지 시간입니다. 정착 시간은 클럭 에지 이전에 데이터 신호가 변경되지 않고 유지되어야 하는 시간입니다. 홀드 타임(Hold Time)은 클럭 에지 이후 데이터 신호가 변경되지 않고 유지되어야 하는 시간을 나타냅니다. 설정 및 유지 시간이 충족되지 않으면 DFF가 데이터를 올바르게 샘플링할 수 없으며 준안정성이 발생합니다. 데이터 신호가 클럭 에지 트리거 전후 모두 설정 및 유지 시간을 초과하는 경우 초과분을 각각 설정 마진 및 유지 마진이라고 합니다.
8. 디지털 논리의 경쟁과 위험에 대한 이해에 대해 이야기하고 경쟁과 위험을 제거하는 방법의 예를 제시하세요. (실란마이크로일렉트로닉스)
9. 경쟁과 위험 감수 현상은 무엇인가? 어떻게 판단하나요? 제거하는 방법? (한왕 필기 시험)
조합 논리에서는 게이트의 입력 신호 경로의 지연이 다르기 때문에 게이트에 도착하는 시간이 일정하지 않은 것을 경쟁이라고 합니다. 결함을 일으키는 것을 모험이라고 합니다. 부울 표현식에 반대 신호가 있으면 경쟁과 위험 감수가 발생할 수 있습니다. 해결책: 하나는 부울 제거 항을 추가하는 것이고, 다른 하나는 칩 외부에 커패시터를 추가하는 것입니다.
10. 일반적으로 사용되는 논리 수준을 알고 있습니까? TTL과 COMS 레벨을 직접 상호 연결할 수 있습니까? (한왕 서면 테스트)
일반적으로 사용되는 로직 레벨: 12V, 5V, 3.3V; TTL은 0.3-3.6V 사이이고 CMOS는 12V 사이이기 때문에 TTL과 CMOS를 직접 연결할 수 없습니다. 5V에서. TTL에 연결된 CMOS 출력은 직접 상호 연결될 수 있습니다. TTL이 CMOS에 연결되면 출력 포트에 풀업 저항을 추가하여 5V 또는 12V에 연결해야 합니다.
11. 준안정성을 해결하는 방법. (Philips-Datang 서면 테스트)
준안정성은 트리거가 지정된 시간 내에 확인 가능한 상태에 도달할 수 없음을 의미합니다. 플립플롭이 준안정 상태에 들어가면 장치의 출력 레벨을 예측하는 것이 불가능하며, 출력이 언제 올바른 레벨로 안정화될지도 예측할 수 없습니다
. 이 안정 기간 동안 플립플롭은 일부 중간 레벨을 출력하거나 진동 상태에 있을 수 있으며 이 쓸모 없는 출력 레벨은 신호 경로의 다양한 플립플롭을 따라 계단식으로 이어질 수 있습니다.
12. IC 설계에서 동기 리셋과 비동기 리셋의 차이점. (Bridge of Nanshan)
13. MOORE 및 MEELEY 상태 머신의 특징. (Bridge of Nanshan)
14. 다중 시간 영역 설계에서 시간 영역에 걸쳐 신호를 처리하는 방법. (Bridge of Nanshan)
15. reg의 설정 및 유지 시간이 주어지면 중간 조합 논리의 지연 범위를 찾습니다. (Philips-Datang 서면 테스트)
Delay < period - setup –hold
16. 클럭 주기는 T이고 플립플롭 D1의 최대 설정 시간은 T1max이고 최소값은 T1min입니다. 조합 논리 회로의 최대 지연은 T2max이고 최소 지연은 T2min입니다. 질문, 셋업 시간 T3과 플립플롭 D2의 유지 시간에 대해 어떤 조건을 충족해야 합니까?
(Huawei
Wei)
17. Tsetup, Tdelay, Tck->q 및 클럭 지연을 포함한 일반적인 순차 회로 다이어그램이 주어지면 결정을 적어보세요.
최대 클럭의 인자를 구하고 식을 제시하시오. (VIA 2003.11.06 상하이 필기 시험 문제)
18. 정적 타이밍 시뮬레이션과 동적 타이밍 시뮬레이션의 장점과 단점에 대해 이야기해 보세요. (VIA 2003.11.06 상하이 필기 시험 문제)
19. 두 번째 레벨 신호가 핵심 신호인 4레벨 Mux 타이밍을 개선하는 방법. (VIA
2003.11.06 상하이 필기 시험 문제)
20. 게이트 수준 다이어그램과 각 게이트의 전송 지연이 주어지면 임계 경로가 무엇인지 질문합니다. 입력을 제공하고
출력이 주요 경로에 종속되게 만듭니다. (알 수 없음)
21. Karnaugh는 논리, 타이밍(동기식과 비동기식의 차이), 여러 유형의 플립플롭(차이점, 장점) 측면에서 디지털 회로의 단순화를 지도합니다.
점 ), 모든 가산기 등등. (알 수 없음)
22. Karnaugh 맵을 사용하여 논리식을 작성합니다. (VIA 2003.11.06 상하이 필기 시험 문제)
23. F(A,B,C,D)= m(1,3,4,5,10,11,12,13, 14)를 단순화합니다. ,15) 그리고. (VIA)
24. CMOS 인버터 회로도, 레이아웃 및 P-웰 공정의 단면을 보여주십시오. 전달 곡선(Vout-Vin)을 그리고
전달 곡선의 각 세그먼트에 대한 PMOS 및 NMOS의 작동 영역(Wei
Sheng 필기 테스트 문제 회로 설계-beijing-03.11.09)
25 .상승 및 하강 시간이 균형을 이루는 CMOS 인버터를 설계하려면
PMOS와 NMOS의 채널 폭 비율을 정의하고 설명하십시오.
26. P 튜브의 길이 대 너비 비율이 N 튜브의 너비 대 길이 비율보다 큽니까? (Shilan Microelectronics)
27. 모스 튜브를 사용하여 2입력 NAND 게이트를 만듭니다. (ALi Electronics 필기 테스트)
28. cmos 2 입력 AND 게이트의 트랜지스터 레벨 회로도를 그리고
출력 상승 에지에 대해 더 빠른 응답을 갖는 입력을 설명하십시오.(지연이 적음)
시간). (VIA 필기시험 회로 design-beijing-03.11.09)
29. NOT, NAND, NOR의 기호와 진리표, 그리고 트랜지스터 레벨의 회로를 그린다. (인피니언 펜
해 보세요)
30. CMOS 다이어그램을 그리고 to-to-one 먹스 게이트를 그립니다. (VIA 2003.11.06 상하이 필기 시험 문제)
31. XOR을 구현하려면 2지 선택 mux와 inv를 사용하세요. (Philips-Datang 필기 테스트)
32. Y=A*B+C의 CMOS 회로도를 그리세요. (Keguang 테스트 문제)
33. 논리 및 CMOS 회로를 사용하여 ab+cd를 구현합니다. (Philips-Datang 필기 테스트)
34. Y=A*B+C(D+E)를 구현하는 CMOS 회로의 트랜지스터 레벨 회로도를 그리세요. (Shilan Microelectronics)
35. F(x,y,z)=xz+yz'를 달성하려면 4를 사용하여 1을 선택하세요. (알 수 없음)
36. f=xxxx+xxxx+xxxxx+xxxx라는 수식을 제공하고 이를 최소 개수의 NAND 게이트로 구현합니다(실제로는
간소화).
37. 다수의 NOT, NAND, NOR로 구성된 간단한 개략도를 제시하고, 입력 파형을 기준으로 각 점의 파형을 그려라.
(인피니언 필기 테스트)
38. (A XOR B) OR (C AND D) 논리를 구현하기 위해 다음 논리 중 하나를 선택하고 그 이유를 설명해주세요
p>뭐? 1) INV 2) AND 3) OR 4) NAND 5) NOR 6) XOR 정답: NAND(알 수 없음)
39. NAND 게이트 등을 사용하여 전가산기를 설계합니다. (Huawei)
40. 유사점과 차이점을 분석할 수 있도록 두 개의 게이트 회로가 제공됩니다. (Huawei)
41. A가 입력일 때 출력 B 파형은... (Shilan Microelectronics)
42. C, D, E가 투표하면 다수가 소수에 복종하고 출력은 F입니다(즉, A, B, C, D 및 E의 1 수가 0보다 큰 경우
, F의 출력은 1이고 그렇지 않으면 F는 0입니다. NAND 게이트로 구현되며 입력 수에는 제한이 없습니다. (알 수 없음)
43. 파형을 사용하여 D 플립플롭의 기능을 표현합니다. (ALi Electronics 필기 테스트)
44. 전송 게이트와 리버서를 사용하여 에지 트리거를 만듭니다. (ALi 전자 필기 시험)
45 논리를 사용하여 D 플립플롭을 그립니다. (VIA 2003.11.06 상하이 필기시험 문제)
46. DFF의 구조도를 그리고 Verilog로 구현한다. (VIA)
47. CMOS D 래치의 회로도와 레이아웃을 그리세요. (알 수 없음)
48. D 플립플롭과 D 래치의 차이점. (Xintai 하드웨어 인터뷰)
49. 래치와 filp-flop의 유사점과 차이점을 간략하게 설명하세요. (알 수 없음)
50. LATCH와 DFF의 개념과 차이점. (알 수 없음)
51. 래치와 레지스터의 차이점, 현재 레지스터가 자주 사용되는 이유. 동작 수준 설명에서 래치가 어떻게 발생합니까?
(Nanshan Bridge)
52. D 플립플롭을 사용하여 두 부분으로 구성된 회로를 만듭니다. 또한 상태 다이어그램이 무엇인지 물었습니다. (Huawei)
53. D 플립플롭을 사용하여 2배 주파수 분할을 달성하는 논리 회로를 그려주세요. (한왕 필기 시험)
54. D 플립플롭과 AND 또는 NOT 게이트를 사용하여 2주파수 분배기 회로를 구성하는 방법은 무엇입니까? (Eastcom 필기 시험)
55. (Intel) 16 주파수 분할을 위해서는 몇 개의 플립플롭 회로가 필요합니까?
56. filp-flop 및 논리 게이트, 입력 캐리인 및 현재 스테이지, 출력
캐리아웃 및 다음 스테이지를 사용하여 1비트 가산기를 설계합니다. /p> p>
57. D 플립플롭을 사용하여 4자리 수를 만듭니다. (Huawei)
58. N비트 존슨 카운터, N=5를 구현합니다. (Nanshan Bridge)
59. 익숙한 설계 방법을 사용하여 초기 값이 미리 설정된 7 베이스 사이클 카운터를 설계합니다. (Shilan
Microelectronics)
60. 물론 카운터 설계와 같은 디지털 회로 설계에는 Verilog/VHDL이 필요합니다. (알 수 없음)
61. BLOCKING 할당과 NONBLOCKING 할당의 차이점. (Bridge of Nanshan)
62. 비동기 D 플립플롭 작성을 위한 Verilog 모듈.
(ALi 전자 필기 시험)
모듈 dff8(clk, 재설정, d, q);
입력 clk;
입력 재설정;
입력 [7:0] d;
출력 [7:0] q;
reg [7:0] q;
항상 @ ( posedge clk 또는 posedge 재설정)
if(reset)
q <= 0;
else
q <= d;
endmodule
63. 2배 주파수 분할을 달성하기 위해 D 플립플롭을 사용하는 것에 대한 Verilog 설명이 있습니까? (한왕 필기 테스트)
module Divide2( clk , clk_o, Reset);
input clk , Reset;
output clk_o;
연결;
reg out;
항상 @ ( posedge clk 또는 posedge 재설정)
if ( 재설정)
out < = 0;
else
out <= in;
할당 in = ~out;
clk_o = out;
할당 p >endmodule
64. 현대 전자 설계에서 프로그래밍 가능 논리 장치가 점점 더 중요해지고 있습니다. a) 어떤 프로그래밍 가능 논리 장치를 알고 있습니까?
< 피> b) 8비트 D 플립플롭 논리를 설명하려면 VHDL 또는 VERILOG, ABLE을 사용해 보십시오. (한왕 필기시험)PAL, PLD, CPLD, FPGA.
모듈 dff8(clk, 재설정, d, q);
입력 clk;
입력 재설정;
입력 d;
q 출력;
reg q;
항상 @ (posedge clk 또는 posedge 재설정)
if(reset)
q <= 0;
else
q <= d;
endmodule
65를 사용하여 설명하세요. 4비트 전가산기, 5로 나누기 회로. (Shilan Microelectronics)
66. VERILOG 또는 VHDL을 사용하여 십진수 카운터를 구현하는 코드를 작성하세요. (알 수 없음)
67. VERILOG 또는 VHDL을 사용하여 결함을 제거하는 코드를 작성하십시오. (알 수 없음)
68. 상태 기계 질문은 Verilog를 사용하여 구현됩니다(그러나 이 상태 기계의 그림은 정말 형편없고 오해하기 쉽습니다
). (VIA 2003.11.06 상하이 필기시험 문제)
69. 신호등의 디자인을 설명하세요. (Shilan Microelectronics)
70. 상태 기계를 그리고 1, 2, 5센트의 신문 자판기를 받아들입니다. 각 신문의 가격은 5센트입니다. (ALi 전자 필기 시험)
71. 탄산수를 파는 사람은 세 종류의 동전만 넣을 수 있으며 돈을 정확하게 계산해야 합니다
. (1) fsm(유한 상태 기계)을 그립니다. (2) Verilog 프로그래밍을 사용하고 구문은 FPGA 설계 요구 사항을 충족해야 합니다.
(알 수 없음)
72. 음료수는 10센트입니다. 동전에는 5센트와 10센트가 있습니다. (1)
드로잉 fsm(유한 상태 머신) 개발; (2) Verilog 프로그래밍을 사용하고 구문은 fpga 설계 요구 사항을 충족해야 합니다. (3) 프로젝트 및 일반에서 사용할 수 있는 도구; 디자인 과정. (알 수 없음)
73. 10010개의 문자열을 감지할 수 있는 상태 다이어그램을 그리고 이를 Verilog로 구현합니다. (VIA)
74. FSM을 사용하여 101101의 시퀀스 감지 모듈을 구현합니다. (Nanshan Bridge)
a는 입력 단자이고 b는 출력 단자입니다. a가 연속적으로 1101을 입력하면 b의 출력은 1이고 그렇지 않으면 0입니다.
예: 0001100110110100100110
b: 0000000000100100000000
상태 머신을 그리려면 RTL을 사용하세요.
(알 수 없음)
75. Verilog ddl을 사용하여 스트림에서 특정 문자열을 감지합니다(각 상태에 대한 상태 머신으로 작성됨). (Philips-Datang
작성 테스트)
76. Verilog hdl을 사용하여 fifo 컨트롤러(비어 있음, 가득 참, 절반 가득 참 신호 포함)를 작성합니다. (Philips-Datang 필기 테스트)
77. 기존 사용자에게는 다음 기능을 달성할 수 있는 집적 회로 제품이 필요합니다. y=lnx, 여기서 x
는 4비트 이진 정수 입력입니다. 신호. y는 소수점 두 자리가 필요한 이진 소수 출력입니다. 전원 전압이 3~5v라고 가정해보자.
회사에서 프로젝트를 받은 후 제품의 디자인을 책임진다고 가정해보자. (Shilan Micro
전자제품)
78. SRAM, 플래시 메모리, DRAM의 차이점은 무엇입니까? (Xintai 하드웨어 인터뷰)
79 단일 튜브 DRAM의 개략도를 제시하십시오(Xidian Edition 저자 Yang Songhua 및 Feng Maoguan의 "Fundamentals of Digital Electronic Technology" 205페이지 그림 9
-14b ), 새로 고침 시간을 개선할 수 있는 방법이 있는지 문의하셨는데 총 5개의 질문이 있었는데 기억이 나지 않습니다.
(온도를 낮추고
커패시터 저장 용량을 늘리십시오) (Infineon 서면 테스트)
80. 6개의 트랜지스터가 있는 일반적인 SRAM 셀의 회로도를 그려주십시오.
어떤 노드가 데이터를 저장할 수 있고 어떤 노드가 워드 라인 제어입니까? (VIA 서면 테스트 질문
circuit design-beijing-03.11.09)
81. ssram, sdram
명사 IRQ, BIOS, USB, VHDL, SDR
IRQ: 인터럽트 요청
BIOS: 기본 입출력 시스템
USB: 범용 직렬 버스
VHDL: VHIC 하드웨어 설명 언어
SDR: 단일 데이터 속도